Mostra la font per a Analisis unitat dades floppy

[[Category:LDST]]
[[Category:Hardware]]
== Conexions Externes ==

=== Port TERMINAL ===

És un conector SUB25 i té les següents conexions:

{|class=wikitable
!Pin||Dir||Nom||Descripció
|-
|2||I||RxD||Va a parar al pin RXA<sub>1</sub> del HD64180 (Rx Canal serie 1)
|-
|3||O||TxD||Va a parar al pin TXA<sub>1</sub> del HD64180 (Tx Canal serie 1)
|-
|6||-||DTR||Conectat als pins 8,20
|-
|7||-||GND||Conectat al GND de la placa
|-
|8||-||DTR||Conectat als pins 6,20
|-
|20||-||DTR||Conectat als pins 6,8
|-
|}

La resta de pins estan desconectats. Quan es conecta una terminal a aquest port, la unitat mostra missatges d'estat. Sembla que és un port de debug. En les proves que s'han fet, <del>ignora les tecles que rep</del> .

Si es prem ESC mostra un menu de debug. La opció més interessant és HDLC upload. Ja que intenta iniciar una comunicació HDLC en el mode de alta velocitat.

=== Port PATTERN TRANSFER ===

És un conector SUB25 i té les següents conexions:

{|class=wikitable
!Pin||Dir||Nom||Descripció
|-
|2||O||RxD||Va a parar al pin TXA<sub>0</sub> del HD64180 (Tx Canal serie 0)
|-
|3||I||TxD||Va a parar al pin RXA<sub>0</sub> del HD64180 (Rx Canal serie 0)
|-
|4||O||RTS||Va a parar al pin RTS<sub>0</sub> del HD64180 (RTS Canal serie 0)
|-
|5||I||CTS||Va a parar al pin CTS<sub>0</sub> del HD64180 (CTS Canal serie 0)
|-
|7||-||GND||Conectat al GND de la placa
|-
|11||I||Eject||
|-
|14||O||GND||
|-
|16||I||DTR||
|-
|20||O||Operable||
|-
|22||-||DGND||GND per a les senyals diferencials.Conectat només algunes unitats
|-
|23||I/O||RX/TX+
|rowspan=2|Parell diferencial, va a la placa auxiliar de comunicacions.
|-
|24||I/O||RX/TX-
|-
|}

=== Conmutador protocol ===

Conmuta entre els protocols Software i Hardware. Indica el de Hardware tancant el circuit entre els 2 pins de JP4 en la placa principal.


== Placa auxiliar Comunicacions ==

Adapta entre el protocol d'alta velocitat de Mayer i un port serie sincron. La placa consta d'una PAL(U4) que controla la resta dels xips. Un generador de rellotge fet amb un cristall de 6.144MHz (X1) i portes NOT (U3 74HC04N). 

Per la transmissió (ab)usa un driver de RS422 com a driver per el transformador d'acoplament de la transmissió(TR2).Aquest montatge permet generar pulsos en el transformador en ambdues polaritats sense necessitar una bobina amb presa intermitja.

Per la recepció també s'acopla a les linies de transmissió amb un transformador (TR1). La senyal rebuda del transformador es passa per un filtre i s'injecta al LIU01FP (U1), que és un receptor de codis ternaris PCM.

A partir de les dades obtingudes amb oscil·loscopi, i els s'ha determinat que el bit-rate de transmissió és de 1.024MHz (sembla que la PAL divideix per 6 la freqüencia de rellotge) Això permet una vel·locitat de simbol a la linia entre 6.144Mbauds i  0.6827Mbauds. 

<pre>
Ja que:

   6.144Mbauds=1simbol/CLK o 6simbols/bit

   0.6827Mbauds=2simbols/3bits*

   * ) és la codificació més compacte dins els limits de la PAL, la següent més compacte és 7simbols/11bits i la PAL només té memòria per 10bits.
</pre>

A jutjar per la resistència R13 (120&Omega; 1% tolerància) la impedància característica de la linia de comunicacions és de 120&Omega;.

Finalment, gracies a la descoberta del mode de debug que es pot iniciar des del port de terminal s'ha pogut determinar que es transmet a 1.024Mbauds.

[[File:scope.png|512px|thumb]]
[[Media:scope.png|Captura]]


A jutjar per les captures fetes amb l'oscil·loscopi, sembla que la codificació dels bits és:

{|class=wikitable
!Bit||Acció
|-
|0||Transcisió
|-
|1||No transcisió
|}

S'aprofita que el HDLC garanteix que no es transmetran més de 5 '1' seguits, cosa que permet mantenir la sincronització dels rellotges del emisor i el receptor. La única excepció a aquesta regla és el delimitador de trama, que es transmet com el patró 01111110. Això facilita detectar el principi de la trama

La placa de comunicacions es conecta a la placa principal via una tira plana de 16 fils. El conector usat és un PDIP-16.


=== Pinout Conector ===

'''''IMPORTANT: En els pins exposats en JP1, els pins estan intercanviats dreta i esquerra (1->16,16->1,....) ja que s'ha conectat per l'altre costat de la placa!'''''

{|class=wikitable
!Nom||Dir||Pin
!rowspan=9|Conector JP3
!Pin||Dir||Nom
|-
|RxD||O||1||16|| - || -12V*
|-
|GND|| - ||2||15|| - || +12V*
|-
|TxD||I||3||14|| - || +5V
|-
|SYNC*||O||4||13||I/O|| -RX/TX
|-
|RTS*||O||5||12||O|| TxCLK
|-
| +RX/TX||I/O||6||11||O||| DCD
|-
|GND|| - ||7||10||I|| RxCLK
|-
|GND|| - ||8||9||I|| DTR
|-
|}

<pre>
Notes:
*:Senyals no conectades en la placa auxiliar.

I:entrada a la placa auxiliar

O:Sortida de la placa auxiliar
</pre>

== Placa principal ==

=== Alimentació  ===

Per alimentar a la placa s'utilitza una font d'alimentació aillada marca/model:ST/GS-R51212 que proporciona +5V,-12V,12V a la resta de la placa.

=== Bloc CPU ===

La CPU (U19) utilitzada és una Hitachi HD64180RCP8X.(HD64:CPU Hitachi, 180:Z180 Compatible, R:Bus compatible 68/63 80xx, CP:Encapsulat PLCC, 8:CPU_CLK<=8MHz, Z:1Mbyte espai addr).

Per la CPU s'ha utilitzen un cristall (QU2) de 12.2880MHz, ja que permet generar els baudrates correctes per el RS232 i com que el CUP_CLK va a la meitat de la freqüència del cristall no hi han problemes d'overclocking (CPU_CLK=6.1440).

Aquesta CPU porta integrats 1 port serie sincron, 2 ports serie sincrons/asincrons, 2 DMA, 1 timer, 1 MMU.

Com a xips auxiliars hi ha la ROM (U1) amb el programa, una RAM (U3) TC55257DPL-85L, i una miscelania de xips MSI U2,U7-U9,U17-U18,U20-U22.

=== Bloc FDC ===

El controlador de disc és un WD37C65C-PL. usa un mòdul de cristall+resonador (U6) de 16MHz per generar el CLK que necessita per treballar amb el disc. És un xip clònic idèntic al NEC765 trobat en els PCs. El conector per el disc (P1) és identic al de PC, curiosament en aquest troç de la placa Mayer ha seguit el mateix disseny que tothom... 

Al costat del control·lador hi ha un cristall de 3MHz (QU1) amb un xip de portes NOT (U11) per fer de ressonador. No s'ha trobat on van conectats ni per què s'utilitzen. S'ha comprovat que el control·lador de disc no els usa com a rellotge secundari.

=== Bloc Comunicacions ===

Consta d'un controlador serie (U10) {{Pdf|TMPZ84C40AP-6.pdf|TMPZ84C40AP-6}} que té 2 ports que poden funcionar tan de manera sincrona com asincrona. Tot i que el port B està desconectat. El port A està cablejat per treballar en mode sincron i conecta amb la placa auxiliar de comunicacions. De fet, és l'únic xip conectat a la placa de comunicacions.

També hi ha un PIO (U12) Z84C2006PEC. S'utilitza per conectar amb les linies Eject,Operable,BuffSTIn,BuffSTOut. Sembla que s'utilitza també per altres coses (té un total de 16 I/Os) però de moment no s'han seguit els fils.

=== Adaptadors RS232 ===

Mayer ha usat els adaptadors tipics del port serie: és a dir el driver MC1488 (U13,U15) i el receptor MC1489 (U14,U16).